设计一14进制加法计数器（14进制计数器实验电路）

朋友们，你们知道设计一14进制加法计数器这个问题吗？如果不了解该问题的话，小编将详细为你解答，希望对你有所帮助！

请问怎样利用74LS161组成十四进制计数器

1、你好： 方法很简单的。 若是使用异步清零法，则在输出端的Q3Q2Q0引出接到与非门，与非门输出接到161的清零端。 若是用同步置数法，则把Q3Q2引出到与非门，输出接到161的置数端，另把D0~D3接地即可。

2、首先把个位的74LS161改成十进制计数器并产生进位信号，向十位计数器进位。再利用24产生复位信号，使十位和个位计数器复位回0，实现24进制计数。最大数是23，逻辑图即仿真图如下所示。

3、ls161是异步置数同步清零十六进制计数器，构成24进制计数器有两种方法。异步置数法。

如何做一个14进制的计数器啊!数电高手帮帮我啊.我课程设计是跑步记步...

分别将两芯片的14脚接电源+5V，分别将两芯片的7脚接地0V。

用74ls160或者74ls161设计2-15等进制计数器，这不能每一个进制都做一遍的。改成2~9进制，两个都可以，方法和连线完全相同。十进制数不用改，74LS160就是了。改成11~15进制只能用74LS161。以6进制为例。

一个数字系统一般由控制部件和运算部件组成，在时脉的驱动下，控制部件控制运算部件完成所要执行的动作。通过模拟数字转换器、数字模拟转换器，数字电路可以和模拟电路互相连接。

用两片74ls161采用串行进位方式，第一片是15进制，计数值为0到14，第二片是12进制，计数值为0到11，所以最后的输出（第二片U2的Rco）是15*12=180进制。图片中的时钟信号为clk。

怎样用两片7474HC162设计一个十四进制计数器

HC162是十进制加法计数器，同步清0。所以，用反馈清0法改制时，要计数到最大数13时，产生复位信号，加到两片计数器的MR端，在下一个时钟脉冲信号的触发下使两片计数器回0，实现改制。如下仿真图所示。

用加法计数器74ls161清零功能接成12进制计数器，第二个图再改一下就行了。12进制，当计数到12，即Q3Q2Q1Q0=1100，把Q3Q2接到与非门上，产生清零信号。

用74HC161设计一个四进制计数器，使用同步置数功能。当计数到最大数3时，用一个与非门74LS00，产生一个置数信号加到置数端LD即可。下图是逻辑图，也是仿真图，是计数到最大数3时的截图。

可以利用反馈清0法。74160与74LS160的功能完全相同，都是十进制计数器。组成24进制计数器，利用反馈清0法，计数到24时，产生一个复位信号，使两个计数同时回0，实现改制，最大数是23。

要设计一个24进制计数器，要用两片74LS161，分别 计十位和个位数。但是，因为74LS161是四位二进制计数器，首先要把个位的改成十进制计数器，并产生一个进位信号送到十位计数器。这要用反馈置数法。

计数器如何实现加法计数?

1、当 RST=1 时，计数器开始计数； 当遇到 CLK 为上升沿时，并且当使能端 EN=1 时，计数器累加 1； 当使能端 EN=0 时，计数器不加； 当清零端为 1 时，计数器再次清零。 如此持续，使得该加法计算器能够保持运行。

2、而加减控制端当其为低电平时计数器进行加计数；当其为高电平时计数器进行减计数，作加法计数器时由QD输出可作十分频器，由QC输出作八分频器，由QB输出可作四分频器，由QA输出可作二分频器。

3、连续输入16个计数脉冲后，电路将从1111状态返回到0000状态，RCO端从高电平跳变至低电平。可以利用RCO端输出的高电平或下降沿作为进位输出信号。

4、QA，QB，QC，QD：计数器输出端。作加法计数器时由QD输出可作十分频器，由QC输出作八分频器，由QB输出可作四分频器，由QA输出可作二分频器。ET：使能端。

用来74161构成14进制计数器

用74161构成14进制计数器，74161是四位二进制计数器，即16进制计数器。改成14进制可用清0法，利用14即1110产生清0信号，用一个3输入与非门74LS10即可。用教材上的画法画的逻辑图如下。

首先把个位的74LS161改成十进制计数器并产生进位信号，向十位计数器进位。再利用24产生复位信号，使十位和个位计数器复位回0，实现24进制计数。最大数是23，逻辑图即仿真图如下所示。

当电路出现1101时，下个脉冲来到时，预置111但不知为什么，计数之后就一直是1111了。。

为4位的计数器，计数范围为0-15，即00h到0ffh。

各位小伙伴们，我刚刚为大家分享了有关设计一14进制加法计数器的知识，希望对你们有所帮助。如果您还有其他相关问题需要解决，欢迎随时提出哦！