可逆计数器怎么设计的-可逆计数器怎么设计

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如何用同步十进制双时钟可逆计数器74LS192构成16进制的可逆计数器

（一）首先要使用74LS192或40192设计一个4进制计数器和一个7进制计数器，然后通过数码管来显示状态。两种进制间的切换可以通过一个单刀双掷开关来实现。其重点和难点在于设计一个4进制计数器和一个7进制计数器。

设计过程74LS192是中规模同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列如图所示。74LS192（CC40192）的功能如下表所示。

LS192D是一种同步十进制计数器，它具有同步清零、同步置数的功能，并具有异步复位的输入端。它有四个输出端，其中Q0和Q1是两个十进制输出端，Q2和Q3是两个二进制输出端。

LS192是4位十进制同步可逆计数器（双时钟）。清除，置数后，要加计数，加计数的计数脉冲输入到加计数的输入端，此时要保持减计数的输入端为高电平。

开关闭合时预置数选通端为低电平，选通端有效，预置数送到输出端；开关断开时预置数选通端为高电平，选通端无效，不能将预置数送到输出端由两个74LS192级联构成两位十进制计数器的电路如下图所示。

计数器如何设计?

1、两片74LS90都设置成五进制，构成25进制计数器，然后遇24清零。假设两片74LS90是左右摆放，左边设为片1，右边为片2。

2、将74LS290的CP1端与Q0端相接，使它组成8421BCD码十进制计数器。其次，六进制计数器有6个有效状态0000~1001，可由十进制计数器采用一定的方法使它跳越3个无效状态0111~0110而实现六进制计数。

3、置数法设计十二进制计数器 置数法即通过74LS161同步预置数功能预置计数初值，计数至溢出时通过进位输出信号，再重新加载预置数实现循环十二进制计数功能。

4、用JK触发器设计一个三进制计数器，计数为00，01，10三个状态的循环，所以需要用到两个JK触发器。先将2个JK触发器接成同步4进制加法计数器，再改成3进制加法器。

m进制可逆计数器怎么设计,要在数码管上显示

编码器有二个输入端，四个输出端，要进行加 / 减计数，因此选用74LS193双时钟二进制同步加 / 减计数器来完成。

计数器 计数器由两片74LS192同步十进制可逆计数器构成。利用减计数Rd=0，反向=0，CPd=1，实现计数器按8421码递减进行减计数。利用借位输出端反向BO与下一级的CPd连接，实现计数器之间的级联。

设计用PLC控制数码管循环显示数字0-9，控制要求如下(1)按下启动按钮后，数码管从0开始显示，1s后显示1，再过1s后显示2，…，显示9，1s后再重新屏示0.如此循环。(2)当按下停止孩钮后，数码管烟灭。

设计一个可控的100进制可逆计数器

1、你可以用仿真软件测试。因为具体的引脚供能时间久了我也记不清了。两个采用级联的方式，都做为10进制用，第一个的进位引脚信号做为第二个的输入信号，这样一个每计数10次，第二个计数1次。共计数100次。

2、首先要制作100进制计数器，需要用到2个74LS190N计数器，两个计数器的范围都是从0~99，然而74LS190N自身就是十进制可逆计数器，所以只需要将两个74LS190N芯片级联就可以达到100进制计数器的目的了。

3、ls192构成100进制计数原理是是同步十进制可逆计数器。根据查询相关公开信息，同步十进制可逆计数器，它具有双时钟输入，并具有清除和置数等功能。74ls192构成100进制计数是一款专门用来计数的软件。

4、当计数达到该进制的树时90管清零。 要构成100进制计数器需要两个90管。 每个管子的2 3 号口接地 第一个管子的11号口接第二个管子的输入端 14号口 便可完成。

5、时钟CLK与第一片74160的CP直接相连，第一片RCO与CLK经与门与第二片74160的CP相连，可构成100进制计数器。两片74160的四位二进制输出分别记为：Q00、Q0Q0Q03及QQ1Q1Q13。

6、用74ls138设计一个全加器电路求电路图 首先得弄清楚全加器的原理，你这里说的应该是设计1位的全加器。

用D触发器设计一个6进制或者8进制的可逆计数器该怎样设计?求大神...

1、可以利用 D 触发器设计计数器，实现特定次数的计数功能。一个四位十六进制计数器由四个 D 触发器组成。每个触发器的输出都连接到下一个触发器的时钟输入端，这样就形成了一个串联的触发器网络。

2、同步计数器 同步：同步指组成计数器的所有触发器共用一个时钟脉冲，使应该翻转的触发器在时钟脉冲作用下同时翻转，并且该时钟脉冲即输入的计数脉冲。以同步二进制计数器为例说明。图1是3位同步二进制加法计数器电路。

3、置数法：数据输入道端D3D2D1D0接成0101，进位输出端CO非，接置数端LD非。这两种方法都是用的40192的加计数器。二进制一个，一个脉冲触发器的状态翻转。八进制的需要三个串联。十进制的和十六进制的差不多，需要四个。

4、根据题意，电路最多需要4个状态，因此需要两片D触发器。设触发器输出Q1Q0，因此可以得出电路的状态转换图，由状态转换图可以画出次态卡诺图。因此可以根据驱动方程和输出方程画出逻辑图。

5、清零法：在数据输出端的Q1Q2输出接一个与门，将这个与门的输出接到清零端CR 置数法：数据输入端D3D2D1D0接成0101，进位输出端CO非，接置数端LD非。我说的这两种方法都是用的40192的加计数器。

6、可以。对N个D触发器组成的级联结构的最后输出Q或者Q非的高电平(计1)或者低电平(计0)进行计数，即可以实现计数器的功能。例如时钟源的频率是100HZ，则最终输出端就会以100/2的N次方 的频率进行计数。

到此，以上就是小编对于可逆计数器怎么设计的的问题就介绍到这了，希望介绍的几点解答对大家有用，有任何问题和不懂的，欢迎各位老师在评论区讨论，给我留言。