同步计数器d触发器（同步触发器能不能用于组成计数器,位移寄存器）
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分别用JK触发器和D触发器设计一个同步七进制的加法计数器(给下过程...
可以3个JK触发器构成3级二进制计数器，并利用反馈复位法跳过状态（111）构成7进制计数器。
模7计数器，来Q3Q2Q1Q0=0000--0110，也就是Q2Q1=11，因此Q2Q1连接一个2输入与非门，源门输出连接予加载端，2113D3D2D1D0均接地即可5261。
①②步骤比较直观状态图如下。计数器需要3个JK触发器，标记为JK1/JK2/JK步骤③卡诺图化简以J2为例，其他的值类似，J2的卡诺图为：也即J2=BC=Q1Q0，所以简单的与门即可实现。
用JK触发器设计一个三进制计数器，计数为00，01，10三个状态的循环，所以需要用到两个JK触发器。先将2个JK触发器接成同步4进制加法计数器，再改成3进制加法器。
采用同步D触发器，由于是七进制，当计数为6时即可实行同步跳转，即二进制数为Q2Q1Q0=（110）时实现同步跳转。
等于1时触发，后者主要在CP的前面触发（正跳0→1）。用JK触发器设计一个三进制计数器，计数为00，01，10三个状态的循环，所以需要用到两个JK触发器。先将2个JK触发器接成同步4进制加法计数器，再改成3进制加法器。
用D触发器几门电路设计一个1位十进制计数器
1BCD码十进制加计数器在每个时钟脉冲作用下，触发器输出编码值加1，编码顺序与8421BCD码一样，每个时钟脉冲完成一个计数周期。由于电路的状态数、状态转换关系及状态编码都是明确的，因此设计过程较简单。
-01-08 用D触发器和必要的门电路设计一个可控的同步加法计数器，当控制... 9 2010-12-10 用D触发器设计一个十进制同步计数器。 一定要有原理图。
选用芯片74LS74，管脚图如下。说明：74LS74是上升沿触发的双D触发器， D触发器的特性方程为 设计方案：用触发器组成计数器。触发器具有0 和1两种状态，因此用一个触发器就可以表示一位二进制数。
可以。对N个D触发器组成的级联结构的最后输出Q或者Q非的高电平(计1)或者低电平(计0)进行计数，即可以实现计数器的功能。例如时钟源的频率是100HZ，则最终输出端就会以100/2的N次方 的频率进行计数。
用JK触发器设计一个三进制计数器，计数为00，01，10三个状态的循环，所以需要用到两个JK触发器。先将2个JK触发器接成同步4进制加法计数器，再改成3进制加法器。
该设计主要思路为时钟分频和逻辑运算。也可以理解为计数器设计和进位提取。
74ls160的功能及原理
ls160是十进制计数器，也就是说它只能记十个数。从0000-1001（0-9）到9之后再来时钟就回到0。首先是clk ，这是时钟，之后是rco这是输出。MR是复位 低电频有效（图上接线前面花圈的都是低电平有效）。
主要功能是在输入时钟信号的驱动下，对4位二进制计数进行同步操作。原理：当时钟使能(CE)输入为低电平时，计数器被禁止工作，不会对输入时钟信号做出响应。
LS160是常用的数字逻辑芯片，为十进制计数器，具有计数、置数、禁止清零等功能，其内部是由D触发器和逻辑门电路构成的。芯片具有两个使能端ENP和ENT，高电平有效，具有一个清零端MR，低电平有效，在计数时需要接高电平。
LS160 、 74LS161 、 74LS162 和 74LS163 的逻辑功能相近，计数工作原理、引线排列图没有区别，因此，在许多场合下可以互换。
...触发的边沿D触发器设计一个同步四进制加法计数器??怎么设计啊_百度...
一个数字系统一般由控制部件和运算部件组成，在时脉的驱动下，控制部件控制运算部件完成所要执行的动作。通过模拟数字转换器、数字模拟转换器，数字电路可以和模拟电路互相连接。
一是用时钟触发器和门电路进行设计；二是用集成计数器构成。
取一个 D 触发器，把 /Q 接到 D 端，这样接上之后，CP 每来一个脉冲，Q 就会反转一次。用这样的电路，两个级连，即为四进制计数器。
触发器具有0 和1两种状态，因此用一个触发器就可以表示一位二进制数。如果把n个触发器串起来，就可以表示n位二进制数。对于十进制计数器，它的10 个数码要求有 10 个状态，要用4位二进制数来构成。
用JK触发器设计一个三进制计数器，计数为00，01，10三个状态的循环，所以需要用到两个JK触发器。先将2个JK触发器接成同步4进制加法计数器，再改成3进制加法器。
这几天我看你贴出三遍了，这题太麻烦，没人想做。你百度搜索类似的参考吧。
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