十进制计数器设计原理

欢迎进入本站！本篇文章将分享写出十进制计数器，总结了几点有关十进制计数器设计原理的解释说明，让我们继续往下看吧！

求:用verilog语言编写10进制减法计数器

用的是VHDL 该程序实现的功能：设计一个至少4位的十进制计数器，具有加减计数功能和置数功能，并能通过数码管显示计数结果。减数为零时发声报警。

initial begin clk=1b0；rst=1b0；en=1b1；50 rst=1；10000 en=0；end endmodule reg类型只能在always或 initial块中赋值。在module counter_tb中的q是连接子模块的输出，因此需要用wire或tri网络数据类型。

else if(load)cout=data；else if(cout=3’d6)cout=3’d0；else cout=cout+3’d1；end endmodule 这段代码是设计一个可预置初值的7进制循环计数器。

③用硬件设计语言来实现。常见的数字设计语言为VHDL和Verilog 其中最快速有效的方法为利用现有的集成电路来搭建。最常见的计数器数字集成芯片为74LS160和74LS161。

VHDL语言实现 十进制同步减法计数器（异步清零、同步预置、下降沿触发、带借位输出BO端）。原程序如下，改程序已经通过仿真，仿真结果见图，输入D的值设为3，同步置位后，输出Q=D=3，功能实现。

74161如何实现十进制计数?

1、用2去除十进制整数，可以得到一个商和余数；再用2去除商，又会得到一个商和余数，如此进行，直到商为零时为止，然后把先得到的余数作为二进制数的低位有效位，后得到的余数作为二进制数的高位有效位，依次排列起来。

2、有三种方法可以实现。1，把输出的8位二进制数进行转换，转换成三位十进制数，就可以用BCD码显示译码器配数码管显示出来。可是转换电路很麻烦。2，用三片74161计数，每一片都改成十进制计数器就容易显示了，方法同上。

3、可以采用反馈清0法，改成10进制计数器。利用计数器计数到10，即Q3Q2Q1Q0=1010时，产生一个复位信号，加到复位端CR上，使计数器立即回0，实现了改制。但是，1010的状态是看不到的，只是出现一瞬间。

十进制计数器的表达式

回答是：十进制计数器是指用二进制编码来表示十进制数字，来实现技术过程的技术器，十进制计数器的表达式有异步计算器，同步计算器两种方式。

将74LS290的CP1端与Q0端相接，使它组成8421BCD码十进制计数器。其次，六进制计数器有6个有效状态0000~1001，可由十进制计数器采用一定的方法使它跳越3个无效状态0111~0110而实现六进制计数。

当下一个计数脉冲一到，各置数端数据立即送到输出端，预置数端D3D2D1D0= 0000。电路如图所示，在连续计数脉冲的作用下，计数器开始从0000、000...1000、1001循环计数 （8421码十进制计数器）。

Q3Q2为11时，这时计数值是1100，是12，与非门输出低电平，使计数器复位，就是回到0000了，再从0开始计数。可是，当计到1100，即12时，立即回0了，并看不到12，只看到最大数是11，所以，是12进制计数器。并没有12。

到此，以上就是小编对于十进制计数器设计原理的问题就介绍到这了，希望介绍的几点解答对大家有用，有任何问题和不懂的，欢迎各位老师在评论区讨论，给我留言。