eda可逆计数器「fpga可逆计数器」

鱼王 2023-11-19 23:26:18

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求EDA课程设计异步复位加减可逆60进制计数器的设计程序

1、要用74LS192制作60进制的加法计算器如下图所示 Proteus软件是英国Lab Center Electronics公司出版的EDA工具软件（该软件中国总代理为广州风标电子技术有限公司）。它不仅具有其它EDA工具软件的仿真功能，还能仿真单片机及外围器件。

2、十位利用6产生复位信号，将十位复位就行了。仿真图，即是逻辑图如下，这是最大数59时的截图。用74ls161设计60进制计数器，看你的原理图，是二进制的60进制计数器。假如是要求按十进制数计数，这样接法就不对了。

3、用两片74LS160芯片设计一个同步六十进制计数器可使用同步级联、异步清零方式实现。其中个位计数为十进制形式。

4、置数法：数据输入道端D3D2D1D0接成0101，进位输出端CO非，接置数端LD非。这两种方法都是用的40192的加计数器。二进制一个，一个脉冲触发器的状态翻转。八进制的需要三个串联。十进制的和十六进制的差不多，需要四个。

5、接到同步预置LD上，DCBA预置为0000，实现计数到9，下一个CP进来时个位跳到0。十位芯片上利用异步清零的功能，当0110（6）时，用QCQB的1信号与非，接到清零控制RD，这样当60即变成0。

定义：可以同时进行正向和反向计数的计数器。

Q3Q2为11时，这时计数值是1100，是12，与非门输出低电平，使计数器复位，就是回到0000了，再从0开始计数。可是，当计到1100，即12时，立即回0了，并看不到12，只看到最大数是11，所以，是12进制计数器。并没有12。

作为第二级的触发信号。优缺点：异步二进制加法计数器线路联接简单，各触发器不同步翻转，因而工作速度较慢。各级触发器输出相差大，译码时容易出现尖峰；但是如果同步计数器级数增加，对计数脉冲的影响不大。

二进制可逆计数器的原理是由4个JK触发器组成的异步二进制减法计数器。根据查询相关公开信息显示，二进制可逆计数器是4位二进制同步加和减计数器的基础上，增加一控制电路构成的。

模为12的二进制数是0000--1011共12个数值。模12的意思就是只要计数器倒计数12次即可，因此是从74LS193的最大值1111进行减法计数到0100就是12次，因此最减1，就=0011，就需要重置为1111，即是所说的初始状态。

这是十进制计数器从0110（6)计数到1111（15)。当计数器计数到输出为1111（15)时，TC输出高电平，经反相器反相后变成低电平加到PE，将D3D2D1D0(0110，即6)装载入计数器。然后重新从0110开始计数。

（1）分析该电路为几进制计数器；（2）画出电路的状态转换图；（3）说明电路能否自启动。下图所示是由JK触发器和门电路组成的同步计数器电路。

是带异步清零功能的十六进制计数器。当检测与非门G输出为1时，电路处于计数状态；当G输出为0时，RD=0，此时74LS161处于异步清零状态，计数器Q3Q2Q1Q0输出0000。

到此，以上就是小编对于fpga可逆计数器的问题就介绍到这了，希望介绍的几点解答对大家有用，有任何问题和不懂的，欢迎各位老师在评论区讨论，给我留言。