vhdl设计一个32进制计数器（vhdl60进制计数器程序）

嗨，朋友们好！今天给各位分享的是关于vhdl设计一个32进制计数器的详细解答内容，本文将提供全面的知识点，希望能够帮到你！

32进制同步加法计数器的完整程序,今日急求,EDA课程设计。

首先是进行系统的总体设计，画出模型机的数据通路框图；其次是设计微程序控制器或者硬联线控制器的逻辑结构框图；开始设计机器指令格式和指令系统；由给出的课程题目和设计指令系统来编写相应的汇编语言，进行仿真等。

设计分析 2．1 测频控制信号发生器 测频控制信号发生器产生测量频率的控制时序，是设计频率计的关键。这里控制信号CLK取为1 Hz，2分频后就是一个脉宽为1 s的时钟信号FZXH，用来作为计数闸门信号。

计数器清零：要么老老实实画状态转换图然后最小化，要么加一个比较器来控制。

这段vhdl编写的三位二进制计数器是正确的么?

个D触发器可以构成3位二进制计数器，计数范围0~7，因此其模为8。

计数器就是数时钟上升沿的数目，0，1，10，11，100，101，110，111，1000……到32后再回到0。要改变对应引脚的频率的话，换成其它位数的计数器，比如33位的，34位的，最高的位的频率会变慢。

VHDL语言非常直观，简单来讲，在这个例子里通过一个二进制计数器来实现，简单的举一个例子，如果你的晶振是100MHz，你想要50MHz的输出，那么就是每两个100MHz的高电平触发一次25MHz针脚的高电平输出。

二进制计数器 异步递增二进制计数器递增计数器就是每输入一个脉冲就进行一次加1运算，而二进制计数是输入脉冲个数与自然二进制数有对应关系。异步计数器是在做加1计数时是采取从低位到高位逐位进位的方式工作的。

(三)计数器 秒脉冲信号经过6级计数器，分别得到“秒”个位、十位，“分”个位、十位以及“时”个位、十位的计时。“秒”、“分”计数器为60进制，小时为24进制。

用VHDL语言编写32进制计数器程序

（2）三位二选一：模块图如图13。用以进行正常计时时间与闹铃时间显示的选择，alarm输入为按键。当alarm按键未曾按下时二选一选择器会选择输出显示正常的计时结果，否则当alarm按键按下时选择器将选择输出显示闹铃时间显示。

a、b、c、d、e、f的话，计数器直接把输出送给译码器就可以了。

我用quartusⅡ已编译并且仿真都对的，我写的是0亮1灭，如果实际情况与这相反，你自己倒一下。

用VHDL语言编写可逆向计数的计数器,要求如下:

1、这是四位的二进制加法计数器，cq是你的q，进位cout是你的c，加减法其实很简单，加一个if语句即可，减法其实也是加法，不过二进制的减法是该数的补码加一。

2、根据题意，电路最多需要4个状态，因此需要两片D触发器。设触发器输出Q1Q0，因此可以得出电路的状态转换图，由状态转换图可以画出次态卡诺图。因此可以根据驱动方程和输出方程画出逻辑图。

3、我写了一个，k是控制置数的，en是计数使能，clr是清零，下面附上了我的仿真波形图。

4、是用BCD码表示十进制吗？可以每四位分开看。比如BCD码q(11 downto 0)可以表示0到999，前四位是个位，中四位是十位，后四位是百位。不知道对于溢出的有什么要求，我设成溢出后不做任何运算。

74ls16032进制计数器制作过程

1、用74ls160制作32进制计数器，需要2片74LS160，2片显示译码器74LS247，配2个共阳数码管。原理图如下图所示。图中的74LS10，是3输入的与非门，采纳置数法改成32进制计数器。

2、用74ls160或者74ls161设计2-15等进制计数器，这不能每一个进制都做一遍的。改成2~9进制，两个都可以，方法和连线完全相同。十进制数不用改，74LS160就是了。改成11~15进制只能用74LS161。以6进制为例。

3、LS160是十进制同步加法器计数器。同步由时钟信号的清除和设置控制。附加功能包括进位输出端、设置端和清除端，以及输入端和时钟信号端口的状态输出。其他端口暂时不需要。

4、用同步置零设计7进制计数器，显示选用数码管完成。演示电路 74LS160十进制计数器连线图如图1所示。

5、在工作区上方可以选择的器件里面，选择“放置基楚原件”，会有一个对话框，选择电阻的就行了，旁边选择阻值，也可以放置之后双击电阻修改阻值。用同步置零设计7进制计数器，显示选用数码管完成。

6、首先需要构建一个3进制计数器。CT74LS161本身是4位二进制计数器，因此需要进行一些改动。将CLR和LD连接到低电平，CLK连接到时钟信号源。将Q3输出连接到A输入，Q2输出连接到B输入，Q1输出连接到C输入，Q0输出连接到D输入。

如何用74ls90实现26和32进制加法计数器

两片74LS90都设置成五进制，构成25进制计数器，然后遇24清零。假设两片74LS90是左右摆放，左边设为片1，右边为片2。

LS90就是十进制计数器，可以做十位，个位计数器。而要解决是问题是个位向十位进位，逢24回零，实现24进制计数，最大数是23。

ls90是十进制数计数器，要设计十六制计数器，要用两片，分别计十位数和个位数。首先，将个位的Q3接到十位的CKA，实现个位向十位进位。

所以在接收到24这两个数字时计数器会立即清零，所以计数器显示00~23的24 个数字。

利用加法计数器74LS161设计六进制减法计数器，画出状态转换图，逻辑图... —— 要用加法计数器74LS161设计六进制减法计数器，只能采用在计数器的四个输出端Q3Q2Q1Q0各接一个非门，取反码即为减法。

小伙伴们，上文介绍vhdl设计一个32进制计数器的内容，你了解清楚吗？希望对你有所帮助，任何问题可以给我留言，让我们下期再见吧。